私は約 30 年間、特定用途向け IC (ASIC) 設計者として働いてきました。この間、私は大学院生から教授になるまで、アカデミックな道をすべて歩みました。その後、起業して失敗した後、業界に移りました。 2019 年に民間部門に移行したとき、私はエレクトロニクス業界の非常に重要な側面であるシリコンの知的財産に焦点を当て始めました。
今日の最先端チップの物理的スペースの最大 80% は、特定の製品用に製造されたものではなく、また、そのチップを製造した消費者向け企業によって設計されたものでもないブロックによって占められています。その代わりに、チップメーカーは、Arm、Cadence、Rambus、Synopsys、そして私が働いている Silicon Creations などの企業の IP ベースのシリコンを大きく利用しています。
私はこれまでのキャリアの中で、学術研究室での研究プログラムの実行や会社の IP ポートフォリオの拡大など、さまざまな目的のためにチップを設計してきました。 Silicon Creations に入社したとき、業界の IC 設計へのアプローチがどれほど異なっているか全く分かりませんでしたし、急な学習曲線に直面しました。当初、私の 20 年間の研究と学問的訓練の多くは、その役割に直接結びつかないように思えました。新しいスキルを学び、新しい考え方を取り入れる必要がありました。
現在、自動車分野や AI アプリケーションなどでの特殊チップの必要性により、ASIC の需要が急速に成長しています。ある市場推計によると、ASIC 市場は 2033 年までに 234 億ドルから 388 億ドルに成長すると予想されており、半導体業界全体は 2030 年までに 1 兆ドルに達すると予想されています。業界はより多くのチップ設計者を必要としていますが、私と同じような学歴を持つ人であれば、知っておくべきことがいくつかあります。
目標が異なれば戦略も異なります
産業界と学術界の違いは、目的の違いから始まります。学術界における私の主な目標は、新しい知識を生み出すことでした。つまり、新しい回路技術を提案したり、型破りなアーキテクチャを検証したり、特定の分野での性能の限界を調査したりすることでした。成功したチップとは、コンセプトを実証したチップです。産業界では、何かが機能することを証明するだけでは十分ではありません。目標は、それが確実に、繰り返し、そして大規模に動作することを保証することです。成功はイノベーションによって測られるのではなく、シリコンが仕様を満たしているかどうか、製造時に期待どおりの歩留まりを示し、予定どおりに納品される競争力のある製品をサポートしているかどうかによって測られます。
これにより、リスク許容度が著しく対照的になります。学術的な設計は、実証されていない領域に意図的に進出することが多く、部分的に成功しても貴重な洞察が得られる場合があります。しかし、産業界では、体系的にリスクを最小限に抑えます。失敗のコストを考えると、初めてシリコンを成功させることが重要な要件となります。特に先進技術ノードでは、回路設計をシリコン ウェーハに転写するために使用されるリソグラフィ マスクだけで数千万ドルのコストがかかる場合があります。その結果、業界の設計フローは、保守的なマージン、広範な検証、実証済みのソリューションの慎重な再利用を通じて不確実性を排除することを中心に構築されています。
「アカデミーはデザイン空間を調査し、何が可能なのかを問う一方、業界はそれを活用し、規模的に何が価値があるかを判断します。」
このパラダイムは、アプリケーション固有のチップ設計が作成された 1970 年代から存在していました。しかし、垂直シリコン「フィン」を使用する 3D アーキテクチャである FinFET テクノロジーが産業界に広く採用された 2010 年代半ば以降、学術界と産業界の間のギャップは拡大しました。チップレットの出現により、システム設計もモジュール化が進んでいます。これにより、ASIC 開発の経済性と複雑さが根本的に変わり、設計コストがほぼ 1 桁増加しました。台湾大学積体電路製造有限公司の FinFET プログラムなどの取り組み。そして、政府が資金提供した新しいチップ設計センターにより、資金豊富な一部の大学がより高度なアーキテクチャを設計できるようになりましたが、その技術は多くの学者にとって依然として手の届かないところにあります。
産学間の分裂は実際何を意味するのでしょうか?
ASIC を開発しているスタートアップを考えてみましょう。同社のエンジニアリング チームは、特定のアルゴリズム、センサー インターフェイス、またはシステム アーキテクチャ、つまり競争上の優位性を定義する機能に関して深い専門知識を持っている場合があります。しかし、彼があらゆるサポート機能において世界クラスの専門知識を持っているとは考えにくい。これらの各ブロックを社内で開発するには、多大な時間、資本、特別な人材が必要になります。この措置により、スタートアップの存続可能性を超えて市場参入が遅れる可能性があります。
大手半導体企業も同様の制約に直面している。高度なノード開発には集中力が必要です。他の場所ですでに実装されている標準インターフェイス ブロックの再設計にチームを専念させることは、ニューラル ネットワークの計算を高速化する推論チップの機能など、区別がシステム レベルにある場合には正当化するのが難しい場合があります。新しいチップをコンセプトから市場に移すのにかかる時間と、自給自足ではなくリスクの軽減が、社内開発かアウトソーシングかのほとんどの意思決定を決定します。
先進的な IC 製造の経済性は、この現実を強化します。先進的なチップの開発コストが数億ドルに達すると、リスクを最小限に抑えることが設計の中心的な必要性になります。
このような状況において、シリコン IP が実用的なソリューションとして登場しました。ソフトウェア開発者がすべての機能を最初から作成するのではなく、既存のライブラリに依存するのと同様に、ASIC 設計者は、高度に専門化された IP プロバイダーから、事前に設計され、事前に検証されたシリコン ブロック (プロセッサ コア、メモリ インターフェイス、セキュリティ エンジンなど) のライセンスを取得します。これらのブロックを組み合わせて、より大規模で、より複雑なシステムを構築できます。
設計範囲、検証、期間
シリコン IP の使用により、業界は設計の範囲を拡大できます。学術的な取り組みは、ブロック レベルのイノベーション、たとえば新しいアナログ – デジタル コンバーター アーキテクチャや超低ノイズ アンプに焦点を当てる傾向があります。これらの設計は通常、パッケージングの制約、長期信頼性、製造スループットなど、チップを市場に出す際の複雑さの多くを解消します。
産業界では、システムレベルの統合に焦点が移ってきています。最新のシステム オン チップ (SoC) には、数十、場合によっては数百の機能ブロックが組み込まれています。信号の完全性、タイミング、ファームウェアの相互作用、およびシステムレベルの認証の管理は、個々のブロックの設計と同じくらい重要になります。
認証の哲学も大きく分かれています。学術界における検証の目的は、その概念が名目上の条件下で機能することを実証することですが、実際のアプリケーションでのパフォーマンスが必ずしも反映されるとは限りません。マルチプロジェクト レイアウトから生成されたチップの一部だけが正しく動作したとしても、基本的なアイデアが検証されていれば、その設計は成功したとみなされる可能性があります。
たとえば、私の学術研究室では、TSMC のプロトタイピング サービスから 40 個のチップを入手し、5 個ずつのバッチでテストを開始していました。最初の 5 個または 10 個のチップが機能することが証明されれば、公開するのに十分なデータが収集されたことになります。一部が失敗した場合でも、結果を公開するときにそのことを示す必要はありませんでした。
業界では、検証は徹底的かつ重要であり、多くの場合、開発スケジュールの大半を占めます。障害は百万分率で測定され、まれな異常であっても、根本原因を特定して再発を防ぐために注意深く分析および文書化されます。 Silicon Creations で働き始めたとき、私は重要なデザインの詳細レベルと外観に驚きました。
時間軸と経済的制約の違いが、それぞれのコントラストを強化します。学術プロジェクトは、研究と資金調達のサイクルに合わせた柔軟なスケジュールに従って運営されます。期限を過ぎてしまった場合は、次のサイクルを待つだけで済みました。業界プロジェクトは、固定された製品スケジュールと市場ウィンドウによって推進され、多くの場合、競争力のあるパフォーマンス、電力、地域効率を達成するために高価なリードノードをターゲットにしています。期限を守らないと、設計全体の価値が損なわれ、サプライチェーン全体に大きな経済的影響を与える可能性があります。
実際、アカデミーはデザイン空間を調査し、何が可能なのかを問う一方、業界はそれを活用し、規模的に何が価値があるかを判断します。どちらも必要ですが、根本的に異なる成功の定義の下で機能します。 ASIC の複雑さは増大し続けるため、進化する半導体の状況をナビゲートする次世代のエンジニアにとって、両方の観点を理解することが不可欠になります。
この記事は、2026 年 6 月の印刷号に掲載されます。
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